Техпроцессы класса менее 1 нм появятся не раньше 2034, следует из новой дорожной карты IMEC. Исследовательский центр описал развитие логических чипов на период с 2020-х по 2040-е годы и показал, что закон Мура продолжает действовать, но уже гораздо медленнее, чем раньше.
В ближайшие годы индустрия будет развивать нанослойные транзисторы Gate-All-Around. Первым важным этапом станет 2-нм техпроцесс N2, после которого ожидаются узлы ангстремного класса вроде A14 и A10. В этом дорожная карта указывает не столько на сроки выхода готовых продуктов, но в ориентиры завершения разработки технологий.
Переход к суб-1-нм техпроцессам намечен примерно на 2034 год. Ключевой архитектурой этого этапа станут cfet-транзисторы, где p — и n-канальные структуры размещаются вертикально друг над другом. Первым таким узлом называется A7 , или 0,7 нм, затем к 2036 ожидается A5, а к 2040 – A3.
В 2040-х годах отрасль может перейти на 2D-транзисторы на новых материалах. По прогнозу IMEC, около 2043 года они лягут в основу узла A2, что соответствует 0,2 нм, а к 2046 году возможны технологии уровня менее 0,2 нм. Однако эти термины остаются исследовательскими и могут измениться.
Для дальнейшего прогресса только новых транзисторов будет недостаточно. IMEC также указывает на важность 2,5 D-и 3D-упаковки, чиплетов, новых материалов для межсоединений, интегрированных регуляторов напряжения и более эффективных схем питания. Именно сочетание этих решений должно поддержать развитие ИИ-ускорителей, HPC-систем и будущих поколений процессоров.